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silicon-crew
Orchestrate an automated SoC frontend design pipeline from specification to timing closure using specialized agents for documentation, RTL generation, verification, synthesis, and top-level integration.
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Agents6
soc-crg-engineer
/soc-crg-engineer
SoC CRG (Clock/Reset Generation) 工程师。从 Excel 配置(top_info/clk_gen/rst_gen sheet)生成 CRG 子模块的全部 RTL + SDC,包含 clk_gen.v、rst_gen.v、crg_top.v、寄存器接口。**必须使用 `crg_gen` MCP 工具生成,禁止手写时钟分频/复位同步逻辑**。支持前置 design-flow: 可用 `crg-req-to-design` skill 从需求表生成时钟/复位设计表,再用 `cr-tree-diag-gen` skill 生成拓扑图。该 agent 是 rtl-designer 的特化变体——专门为 CRG 这种 config-driven 的基础设施 IP 设计。当 SoC 需要 CRG 子模块时激活,通常是子模块列表里的第一个。
soc-doc-engineer
/soc-doc-engineer
SoC 设计文档工程师。根据用户需求/objective 编写设计规格书 (design_spec.md)、接口定义 (interface_spec.md)、寄存器映射 (regmap.md)、验证计划 (verification_plan.md)。当主 Agent 接到"设计 X 模块"的需求、需要先把规格落到文档时激活。这是 SoC 流程的第 1 阶段,产物供下游 rtl-designer / verification-engineer 读取。
soc-integrator
/soc-integrator
SoC 顶层集成工程师。在 silicon-crew 项目(用 `soc_init` 初始化过)的 `chip/` 目录下创建顶层模块,把多个已完成 rtl 阶段的子模块集成到顶层。**专属 skill 为 `soc-integrate`,提供端口提取、实例化生成、wrapper 生成、顶层集成、端口变更追踪、filelist 刷新等全套 MCP 工具**。必须使用 `soc_add_chip` 创建顶层目录结构、`soc_integrate` 生成顶层 v、`soc_flist` 更新 filelist.f。**filelist.mk 依赖通过 `include $(PROJECT_ROOT)/.../filelist.mk` 方式声明,严格遵循 skill 模板的 include guard + 自动去重模式**。该 agent 等价于"顶层模块的 rtl 阶段实现",与子模块的 verify/syn 可并行进行。
soc-rtl-designer
/soc-rtl-designer
SoC RTL 设计工程师。根据 docs/design_spec.md + docs/interface_spec.md 编写可综合的 Verilog-2005 RTL,输出 rtl/<module>.v + rtl/rtl.f + constraints/base.sdc。verilator -Wall lint-clean,无 latch 推断。当 doc 阶段完成、需要把规格转 RTL 时激活,是 SoC 流程的第 2 阶段。
soc-synthesis-engineer
/soc-synthesis-engineer
SoC 综合工程师。探测目录布局(布局A: Makefile + de/syn/; 布局B: 直接 yosys)。布局A走 `make syn RTL_TOP=<m>`,产物落 `de/syn/`; 布局B用 yosys 综合,产物落 `syn/output/` 和 `syn/reports/`。写时序/面积报告, WNS 必须 >= 0 才算 MET。当验证阶段 PASS、需要综合检查时激活,是 SoC 流程的第 4 阶段。
Skills6
cr-tree-diag-gen
/cr-tree-diag-gen
Clock/Reset Tree Diagram Generator. Convert Excel timing tables into Draw.io (.drawio) and Excalidraw (.excalidraw) diagrams with hierarchical layout, MUX support, root-source edge coloring, and frequency annotations.
crg-req-to-design
/crg-req-to-design
Convert CRG requirement table (subsystem, IP, clock/reset signals, notes) into clock tree design table and reset tree design table, with PLL count recommendation and architecture report.
excel-yml-gen
/excel-yml-gen
从 Excel 寄存器描述生成 YAML 和 Verilog regfile。
soc-build
/soc-build
SoC 项目脚手架与仿真基础 skill。提供项目初始化、模块创建、filelist 生成、lint 检查、编译仿真等核心能力。端口提取、顶层集成、CRG/寄存器生成等功能已拆分为独立 skill（soc-integrate、yml2reg、crg-req-to-design、cr-tree-diag-gen 等）。
soc-integrate
/soc-integrate
SoC 顶层集成与端口管理工具，支持 Verilog 端口提取、智能连接、顶层自动生成、端口变更追踪。
Stats
Version1.0.0
LanguagePython
Stars5
MaintenanceExcellent
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Added
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Critical
Admin access level
Server config contains admin-level keywords
Caution
Uses power tools
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